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Encounter数字集成电路设计平台设计任务
 硅虚拟原型
物理设计的硅虚拟原型(SVP)不仅能够快速反馈芯片性能并且能够得到功能完全正确和物理上可行的版图。它特别适合于那些很难完成时序设计的模块的层次化设计。SVP让前端的设计团队能够迅速探索他们的设计选择对整个芯片性能和物理可行性的影响。后端的工程师能够以前所未有的速度产生signoff-quality的版图规划和优化布局，这对于使用传统设计工具的团队来说是不可想象的。
RTL实现-针对时序设计的全局综合
全局综合架构能够为拥挤和时序设计生成最优的逻辑和互连拓扑结构。它能让大型设计获得更好的时序、面积和收敛性，比传统的综合工具容量更大，性能提高10%以上。Cadence RTL 实现还能以更快的速度从RTL产生芯片设计。
物理综合
几何尺寸在180纳米以下的设计实现要求对互连布线的时序、功耗和信号完整性进行优化。基于物理知识的综合(PKS)把传统的综合领域扩展到同步优化布局、时序、功耗以及串扰效应。它避免了在综合与布局布线之间的多次迭代，运用综合、时序、布局、时钟树以及布线引擎直接完成整个芯片的时序设计。
布线和信号完整性设计收工
对于纳米设计而言，导线时延在整个延时中占主要比例。一体化的布线和物理优化能够快速完成时序设计并在布线过程中完成信号完整性问题预防，分析和纠正。串扰分析检测串扰引起的时延和毛刺错误。这样的流程能在整个设计流程中修补信号完整性问题，并且集成了sign-off 分析。
纳米分析与sign-off
纳米分析与sign-off作为一个集成的经过硅片验证的流程，覆盖三维参数提取、电压降、时序以及串扰分析。从该流程迁移到OpenAccess数据库进行芯片收尾设计和导线编辑的过程是无缝的。串扰分析检测串扰引起的时延和毛刺错误。电压降，地弹跳以及电迁移在早期被检测出来从而避免后来为了纠正功率布线的问题进行昂贵的ECO。针对基于单元的设计的一体化信号完整性分析考虑寄生时延、电压降和串扰效应。芯片编辑功能满足新一代的全芯片版图编辑要求。
可测性设计
可测性设计在设计中插入测试有关的电路，分析设计可测性并生成测试式样，用于制造出来的实际芯片的测试。该任务一般在芯片设计和实现前后完成，从而能够更紧密地集成到整个设计中去。这样制造测试可以获得更高的测试覆盖率和更好的产品质量。
成品率诊断
成品率诊断能够在制造环境中加快提升成品率。通过对那些在制造测试中出现的错误的分析操作，成品率诊断找到那些需要解决的关键问题并且直到它们的根源。它支持大量和精确操作模式，静态和动态诊断，式样错误建模以及所有工业标准ATPG工具生成的测试向量。
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